2001.07.01 Rev.03 
エレショー’99 プレイステーション2 ブレッドボード


 

  エレクトロニクスショー’99にて撮影した、プレイステーション2の開発用機用ブレッドボードの写真です。
  写真は、ほとんどがソニーのブースのもので、最後の2枚は東芝のブースあったものです。それぞれ、SCEからの参考出品です。
  サムネイル表示しています。拡大は各写真をクリックしてください。


 全体像。
 正面
 斜視
 電源モジュール周辺。Pentium Proなどで見られたモジュールと似ているけど・・
 バージョン表示っぽい。日経エレに載ってたのは表記からおそらくVer2.0,今回のはVer4.0らしい。
 沖のLSI。何でしょう?
 裏面のPCMCIAスロットらしきものに配線が伸びているから,PCICかな?
 ところで,製品版はTYPE3が1基との情報ですが,このブレッドボードも シルクで68とか書いてあるから1ポートだけかな?
 R3000A相当を内蔵した入出力LSI。LSI-LOGIC社製。
 D-RDRAM。どこでも入手難らしいケドどうなんでしょう?
 左端のディップスイッチの機能は?
D-SUB9ピンコネクタ。何のポート?
 右側がチャンネルA,左側がチャンネルB。
 右のファンの下がEE(Emotion Engine)、左のファンの下がGS(Graphics Synthsizer)。
 ちなみに,ソニーブースではDRAM混載としての展示例なので,GSのファンに赤い矢印が付いてます。

 GSの仕様が表示してありましたので記載します。写真あるんだけどブレちゃったので,文字でカンベン。 まぁ,既知の内容なので。

 0.25μmプレイステーション2用3DグラフィックスLSI

Graphics Synthsizer の仕様

DRAMバンド幅 48G byte/s
プロセス 0.25μm DRAM in ASC
(ASC6 DRAM)
配線層数 P&R 4層
電源電圧 2.5V±5%
1.8V±5%(I/O)
動作周波数 150MHz
バンド幅 48G byte/s
回路構成 約1,500K gates(含 SRAM)
32M bit DRAM
3ch DAC (←画像用D/A ?)
(Total)45 43 milion Tr.
パッケージ 384ピンBGA
 東芝ブースのデモ。
 RISC-CPUとしての参考出品。
 組み込まれているメイン基板(GMAIN)はVer2.0のようす。
 
 左のコードがAVマルチ出力,真ん中の黒いのが制御用,右のが・・コントローラ(パッド)に繋がってるみたいだけどPS1のとコネクタが違うねぇ。
あと,GMAINのD-SUB9ピンが未実装になっているけど・・?それほど使わないのかな?

 東芝ブースでのEE資料。日経エレクトロニクスにさんざん載ったので、まぁ今更だけど。

Emotion Engine の仕様

プロセッサコア 128ビットRISCコア(MIPS準拠)
動作周波数 300MHz
データバス幅 128ビット
浮動小数点演算性能 6.2G FLOPS
座標変換+透視変換 6600万ポリゴン/s
座標変換+光源計算 3800万ポリゴン/s
座標変換+フォグ計算 3600万ポリゴン/s
局面生成(ベジェ)
(曲面  じゃないの?)
1600万ポリゴン/s
IPU MPEG2 マクロブロックレイヤ・デコーダ
プロセス 0.25μmルール、4層メタル配線
ゲート長 0.18μm
トランジスタ数 1300万個


 参考資料
  日経エレクトロニクス 1999年3月 8日号 p.27〜28
  日経エレクトロニクス 1999年3月22日号 p.27〜28、41〜48


 更新履歴
  2001.07.01 Rev.03 GSの表を書き直し、EEの表を追加。
  1999.10.13 Rev.02 一部修正&GSの仕様追加
  1999.10.09 Rev.01 公開

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